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  • 排列和值走势图:基于FPGA的高性能AES加解密IP

    排列五开奖结果查询 www.kj742.com 上一篇 / 下一篇  2018-11-05 10:22:28 / 个人分类:交流共享

    Programmable AES Encryption IP

    可编程AES加密IP可以集成到FPGA中,实现了AES(Advanced Encryption Standard) Rijndael加解密算法,兼容美国国家标准与技术研究院(NIST)发布的高级加密标准(AES)。AES IP处理128-bit分组数据,并且密钥长度可编程:128,192256-bit。

     

    内核特性:

    1.      使用AES Rijndael分组加密算法进行加解密

    2.      满足联邦信息处理标准FIPS Publication 197

    3.      用户可编程密钥长度:128,192,256-bit

    4.      用户可编程加密模式:ECB,CBC,OFB,CFBCTR

    5.      内置密钥扩展

    6.      128-bit高速数据通路;对于128/192/256-bit加密密钥,内核分别需要11/13/15个时钟周期来处理128-bit分组

    7.      易于集成的同步,可综合Verilog设计

    8.      通过完全验证的AES IP

     

    对外接口:

    1.      简易的Valid-Vector形式的模式/密钥控制总线接口

    2.      标准的AXI4-Stream数据总线

     

    性能指标:

    1.      加解密吞吐率大于3Gbps

     

    资源使用(XCKU115为例):

    1.      LUTs5532,FFs2535

     

    可交付资料:

    1.      详细的用户手册

    2.      Design FilePost-synthesis EDIF netlist or RTL Source

    3.      Timing and layout constraints,Test or Design Example Project

    4.      技术支持:邮件,电话,现场,培训服务

     

    联系方式:

    Email[email protected]

     

    AES Encryption IP Block Diagram


    TAG: AES FPGA fpga KEY

     

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    • 更新时间: 2018-12-12

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